Übung 5

26. Mai 2000

Aufgabe 1 (20 Punkte)

1. Exercises 4.5 (p. 363) aus Hennessy/Patterson
2. Geben Sie an, welche Bedingungen für die Dimension der Vektoren nach Ihrer Lösung gelten müssen.
3. Wie viel Clock-Cycles benötigt die optimierte Version zur Berechnung des Skalarprodukts in einem 120-dimensionalen Vektorraum gegenüber der ursprünglichen Version? Geben Sie den Speed-Up an!

Hinweis:

• Die Latenzzeit zwischen der Ausgabe einer Integeroperation und einer davon abhängigen Branch-Bedingung soll auch 1 sein.
• Es wird kein Pipeline-Diagramm verlangt.
• Das Umstellen von Befehlen ist erlaubt.
• Beachten Sie bei der Registerwahl, daß Double-Werte immer zwei Floating-Point-Register brauchen.
• Geben Sie an, welche Register vor dem Eintritt in die Schleife initialisiert sein müssen.
• Benutzen Sie den Delay-Slot so, daß keine Speicherzugriffsverletzungen auftreten können. Es ist kein Canceling-Delay-Slot!
• Achten Sie darauf, daß der Wert im F2 Register zum Schluß stimmt. Sie können nach der Schleife Operationen durchführen, die Delays verursachen.

Aufgabe 2 (15 Punkte)

Exercises 4.6 (p. 363) aus Hennessy/Patterson

Hinweis: Die Aufgabe ist ausgesprochen umständlich formuliert. RAW-, WAR-, WAW-Hazards bedeutet, daß die Reihenfolge beim Lesen und Schreiben von Registerinhalten nicht durchenander geraten darf, also Abhhängigkeiten der Befehle durch Registerzugriffe beachtet werden müssen. Scoreboarding erledigt dies. Es geht in der Aufgabe also darum, diesen Mechanismus zu verstehen. Dazu soll mit Hilfe der Scoreboarding-Tabellen (Instruction-Status, Functional-Unit-Status und Register-Result-Status) der Scoreboarding-Algorithmus (siehe Figure 4.7) am Beispiel nachvollzogen werden.

Aufgabe 3 (10 Punkte)

Ein Set/Reset (S/R) Flip-Flop hat zwei Eingabe-Bits (S und R) sowie zwei Ausgabe-Bits (Q und Q-Quer). Wenn S auf "1" gesetzt wird, dann wird Q auf "1" und Q-Quer auf "0" gesetzt. Wenn R auf "1" gesetzt wird, dann wird "Q" zurück auf "0" und Q-Quer zurück auf "1" gesetzt. Implementieren Sie ein S/R Flip-Flop in VHDL und behandeln Sie den Fall, daß beide Eingaben auf "1" gesetzt sind, als Ausnahme.

Aufgabe 4 (15 Punkte)

Im DLX muß in der Instruction-Decode-Phase ein 16-Bit Vektor in zweierkomplement Darstellung in ein 32-Bit Vektor in zweierkomplement Darstellung umgewandelt werden. Diese Komponente heißt im Buch "Sign Extender" (siehe Figure 3.4 auf einem früheren Übungszettel). Implementieren Sie diese Einheit strukturell in VHDL. Benutzen Sie dafür nur elementare Gatter (And,Or,Nor,...). Diese Bausteine müssen, falls sie benutzt werden, auch alle (funktional) implementiert werden.